München
Experienced AMS Design Verification Engineer (m/f/d) #200687940
Apple Technology Engineering B.V. & Co. KG
externe stelle · zuletzt geprüft 1.11.2026
Fakten zur Stelle
- Sprachen
- Englisch
- Orte
- München
der job in 20 sekunden
Experienced AMS Design Verification Engineer (m/f/d)
Du verifizierst Mixed-Signal-Chipdesigns vor dem Tape-out, damit das erste Silizium fehlerfrei ist. Du baust selbstprüfende Verifikationsumgebungen mit SystemVerilog UVM, schreibst Testszenarien und Assertions und arbeitest eng mit Analog- und Digital-Designern zusammen. Dazu kommen Power- und Performance-Analysen, Gate-Level-Verifikation und Lab-Bring-up.
Wen sucht Apple Technology Engineering B.V. & Co. KG wirklich?
Gesucht wird eine Person mit praktischer Erfahrung in SystemVerilog/UVM und Constrained-Random-Verifikation, Grundwissen im Chipdesign und OOP-Kenntnissen, die Verifikationsmethoden für Mixed-Signal-Systeme weiterentwickeln möchte.
Kernaufgaben
- 01Selbstprüfende Verifikationsumgebungen mit SystemVerilog UVM definieren und entwerfen
- 02Testszenarien und Assertions programmieren, eng mit Analog- und Digital-Designern
- 03Verifikationsstrategie definieren und umsetzen für fehlerfreie Tape-outs
- 04Power-Analysen und Szenarien für frühe Leistungsabschätzung erstellen
- 05Gate-Level-Verifikation (Power und Timing) und Lab-Bring-up unterstützen
- 06Verifikationstechniken und Tools für Mixed-Signal-Systeme erforschen und verbessern
Was du mitbringen solltest
Gefordert
- VHDL
- Machine Learning
- System Design
- C++
- Python
- SystemVerilog
- UVM
- Constrained Random Verification
- Chipdesign-Grundlagen
- OOP
Optional
- AI/ML
- Assertion-Based Verification
- FPGA-Emulation
Rollenprofil
Test & Validierung (Hardware) · Engineering & Hardware
aus dem Stellentitel
- Entwicklungsphase
- Entwicklung, Test & Validierung
Auch interessant für
- · Digitale ASIC-/FPGA-Verifikationsingenieur:innen, die in Mixed-Signal-Verifikation einsteigen wollen
- · Analog-/Mixed-Signal-Designer:innen mit Interesse an Verifikationsmethodik
- · Embedded-Entwickler:innen mit SystemVerilog- und Python-Kenntnissen aus dem Halbleiterumfeld
belege aus der stellenanzeige anzeigen
- Selbstprüfende Verifikationsumgebungen mit SystemVerilog UVM definieren und entwerfen
„Definition and design of Self-checking verification environments for multi-layer systems using the SystemVerilog UVM library.“
- Testszenarien und Assertions programmieren, eng mit Analog- und Digital-Designern
„coding of test scenarios and assertions, and close collaboration with Analog and Digital Design engineers“
- Verifikationsstrategie definieren und umsetzen für fehlerfreie Tape-outs
„The responsibility spans from concept discussions, verification strategy definition and execution of the verification tasks to ensure bug-free tape-outs.“
- Power-Analysen und Szenarien für frühe Leistungsabschätzung erstellen
„power related analysis and scenario design for early power estimation“
- Gate-Level-Verifikation (Power und Timing) und Lab-Bring-up unterstützen
„gate-level verification (power and timing) - lab bring-up support“
- Verifikationstechniken und Tools für Mixed-Signal-Systeme erforschen und verbessern
„focuses on research and innovations to improve verification techniques and tools for mixed-signal systems“
- Pflicht: VHDL
„Knowledge of System Verilog test-bench language and UVM (Universal Verification Methodology)“
- Pflicht: Machine Learning
„Experience in AI/ML is desired“
- Pflicht: System Design
„Familiarity with system design using C++, Python or Verilog“
- Pflicht: C++
„Familiarity with system design using C++, Python or Verilog“
- Pflicht: Python
„Familiarity with system design using C++, Python or Verilog“
- Pflicht: SystemVerilog
„Knowledge of System Verilog test-bench language and UVM (Universal Verification Methodology)“
- Pflicht: UVM
„Knowledge of System Verilog test-bench language and UVM (Universal Verification Methodology)“
- Pflicht: Constrained Random Verification
„Hands-on experience with constrained random verification environments“
aufgaben
Berufsfelder
- Qualitätsmanagement
anforderungen
Fähigkeiten
- VHDL
- Machine Learning
- System Design
- C++
- Python
- SystemVerilog
- UVM
- Constrained Random Verification
- Chipdesign-Grundlagen
- OOP
- AI/ML (optional)
- Assertion-Based Verification (optional)
- FPGA-Emulation (optional)
originalanzeige
Die vollständige Beschreibung findest du in der Originalanzeige. Oben siehst du unsere eigene Analyse der Stelle.